HARDWARE

FPGAXpert

Nº
DATE: 23.07.12 Other available dates:

FPGAXpert 3_1.pdf

Course Overview:

לימוד של שפת תיאור חומרה: VHDL/Verilog – במשך 36 שעות נלמד את מבנה השפה בצורה יסודית ומעמיקה, נלמד כתיבה נכונה ויעילה, כל זאת תוך מימוש במעבדות מעשיות
FPGA Design — לחלק זה הקצנו 52 שעות שבהן נלמד את המבנה הפנימי של הרכיבים, כיצד ניתן להשתמש במשאבים השונים של הרכיבים, כיצד לקרוא דוחות בצורה נכונה, הממשק בין הרכיב לכרטיס, השיקולים בעריכת כרטיס ועוד...
הבנת מבנה שעונים פנימי בתוך ה — FPGA
הבנת מורכבות תזמונים והדרך להתמודד עימם
יכולת קריאה והבנה של דוחות זמנים של הכלים השונים והבנת צווארי הבקבוק של התכנון, וכיצד ניתן לשפר תזמונים ו/או מיקום על הרכיב
הבנה מעמיקה של הארכיטקטורה הפנימית של רכיבי FPGA
כלי פיתוח – לחלק זה הקצנו 12 שעות שבהם הסטודנט ייחשף לכלים שונים וילמד כיצד ניתן להשתמש בהם בצורה נכונה כדי לקבל ביצועים מיטביים. לימוד של כלי פיתוח נפוצים בארץ כמו: Synplicity, Precision, ISE, Quartos, Modelsim ועוד...
פרויקט מעשי – הפרויקט יהיה ברמה של התעשייה ומנחה מטעמינו ילווה את הסטודנט לכל אורך הפרויקט

Duration:

120 Hours

Who should attend?

למהנדסים:

העובדים בחברות ורוצים לשדרג את עצמם לתפקידי פיתוח יוקרתיים
הרוצים לעשות הסבה לתחום ה - FPGA ויש להם רקע בתכן דיגיטאלי

לחברות:

הרוצות לשדרג את הרמה המקצועית של מהנדסי FPGA ע"י השקעה מינימאלית אשר תחזיר עצמה תוך זמן קצר
הרוצות להכשיר מהנדסים חדשים מבלי "להכביד" על המהנדסים העמוסים במערכת

בנוסף:

תישקל מועמדותם של הנדסאים מצטיינים או בעלי רקע וניסיון בתחום

Prerequisities:

מהנדסי אלקטרוניקה או הנדסאי אלקטרוניקה עם רקע מתאים.

Course Outline:

1. Digital Design

Design Digital Foundation
- Introduction to the principles of digital design
- Designing with programmable logic
- Synchronous design techniques
- Using HDLs
- VHDL/Verilog
Design Methodologies
- Top Down Design
- Signals and Variables
- Packages
- Coding for Synthesis
- Test benches
- Technology Specific Code
Project
- Project Kickoff, explaining and choosing project subjects per teams of two. Distributing FPGA boards, board per attendee

2. VHDL/Verilog

HDL for Designers
- VHDL/Verilog Language Concepts
- Introduction to Testbenches
- Signal and Data Types
- Operators and Expressions
- Concurrent and Sequential Statements
- Controlled Operation Statements
- Finite State Machines
- Behavioral to RTL Coding
Project
- Project architectures presented by students

3. EDA

Understanding developer tools
Modelsim/Aldec/VCS
Synplicity/Precision/Vendor Tools
Xilinx ISE/Quartos Altera
ChipSscope/Signaltap/Identify

4. FPGA Design

FPGA for Designers
- Basic FPGA Architecture
- HDL Synthesis
- Synchronous Design Techniques-details and labs .
- Reading Reports
- Global Timing Constrains
- Clock Tree
- Designing with FPGA Resources
- Designing Clock Resources
- Basics of DSP Slice within a Chip
- FPGA Design Techniques
- Synthesis Techniques
- Achieving Timing Closure
- Reading Timing Reports
- Path-Specific Timing Constraints
- Power Estimation
Board Design and Signal Integrity
- Board Development Process
- Signal Integrity for High Speed Board Design
- Verification of Board Design
Project
- Projects presented by Students

Back to the courses page